딥시크 화웨이 AI 칩 밀착 협력, 중국 기술 자립 속도

핵심요약

기사 핵심 요약

딥시크와 화웨이가 차세대 AI 칩 설계부터 밀착 협력해 어센드 950DT 기반의 사전학습 체계를 구축하고 있다. 오픈소스 언어 타일랭을 도입해 소프트웨어 종속을 낮추고 대규모 슈퍼노드 시스템으로 하드웨어 자립을 추진한다.

딥시크와 화웨이가 어센드 칩 기반 사전학습 협력으로 독자 AI 인프라 구축에 나섰다.

• 화웨이가 딥시크 요구에 맞춰 어센드 950DT 및 차세대 칩 공급 로드맵을 집중 지원한다.
• 오픈소스 언어 타일랭을 접목해 엔비디아 쿠다 프레임워크 종속 탈피를 가속한다.
• 대외 제재와 성능 격차를 극복하기 위해 대규모 칩 클러스터 안정성 확보가 필수 과제다.

딥시크 화웨이 양사가 차세대 인공지능(AI) 반도체 설계 초기 단계부터 밀착 협력하며 하드웨어와 소프트웨어를 아우르는 연산 인프라 자립 기반 구축에 속도를 내고 있다. 미국의 수출 규제로 외산 고성능 가속기 수급이 제약된 환경에서, 중국산 반도체만으로 최첨단 거대언어모델(LLM)을 사전학습할 수 있는 체계를 완성하려는 전략적 포석이다.

딥시크·화웨이, 칩 설계부터 모델 연산까지 전방위 기술 협력

화웨이 엔지니어들이 딥시크 사무실에 장기간 상주하며 차세대 반도체 아키텍처 설계에 AI 모델 개발진의 실제 요구 사항을 실시간으로 반영하는 전방위 기술 협업을 진행하고 있다(디 인포메이션, 2026). 양사의 파트너십은 완제품 칩을 단순 납품받거나 제품 출시 일정을 공유하는 기존 거래 관계를 넘어선다. AI 신경망의 연산 패턴과 가속기 내부 프로세서 사이의 대규모 데이터 전송 효율을 극대화하기 위해 하드웨어 구조 자체를 모델 특성에 맞춰 조율하고 있다.

글로벌 시장에서 엔비디아 차세대 AI 칩을 중심으로 연산 성능 격차가 벌어지는 가운데, 중국 주요 개발사들은 첨단 가속기 도입에 구조적인 한계를 겪어왔다. 최상위 성능 모델 개발 과정에서는 여전히 기존 외산 장비 재고에 의존하는 비중이 높았으나, 공급망 차단 장기화에 대비해 자체 설계 역량을 갖춘 화웨이와의 수직적 통합이 필연적인 대안으로 떠올랐다.

어센드 950DT부터 980까지 이어지는 공급 로드맵

화웨이는 최신 플래그십 AI 칩인 어센드 950DT를 시작으로 2029년 어센드 980에 이르는 연차별 반도체 공급 계획을 수립하고 딥시크를 전략적 우선 배정 파트너로 지정했다. 딥시크는 이르면 2026년 말부터 어센드 950DT를 차기 플래그십 모델 사전학습에 전격 투입할 계획이다. 현재 도입을 위한 기술 검증 시험이 진행되고 있어 세부 일정은 조율될 수 있으나, 차세대 모델의 기반 인프라로 국산 칩을 낙점했다는 점은 명확하다.

표: 화웨이 어센드 시리즈 주요 칩 공급 로드맵

칩 모델명	출시 목표 시점(년도·분기)	주요 용도	공급 방식 및 특징
어센드 950DT	2026년 말(도입 테스트 중)	AI 모델 사전학습	딥시크 모델 사전학습 본격 투입 검토
어센드 960DT	2027년 1분기	모델 학습 및 서비스 운영	딥시크 우선 집중 배정 방침
어센드 970	2028년	차세대 AI 연산 처리	매년 정기 신제품 공급 로드맵
어센드 980	2029년	초거대 모델 종합 처리	장기 기술 자립 플래그십 라인업

(출처: 디 인포메이션, 2026)

화웨이는 2026년 말 어센드 950DT 도입을 필두로 2027년 1분기 출시 예정인 어센드 960DT 물량 역시 딥시크에 우선 몰아주기로 방침을 정했다. 여러 개발사에 공급 물량을 분산하지 않고 핵심 파트너에 연산 역량을 집중해 완성도 높은 레퍼런스를 확보하겠다는 계산이다. 2028년 어센드 970, 2029년 어센드 980으로 이어지는 중장기 공급망은 모델 학습과 대규모 서비스 운영 전반을 지탱하게 된다.

엔비디아 쿠다 대안으로 떠오른 오픈소스 언어 '타일랭'

오픈소스 프로그래밍 언어인 타일랭(TileLang)은 엔비디아의 독점적 소프트웨어 플랫폼 쿠다(CUDA) 종속에서 벗어나 하드웨어 전환 비용을 대폭 낮추는 중추적 역할을 맡고 있다. 타일랭은 인공지능 모델의 텐서 연산을 처리하는 커널 프로그램을 직관적으로 작성하도록 지원하는 도메인 특화 언어다. 특정 반도체 제조사의 프레임워크에 얽매이지 않아 아키텍처가 다른 가속기로 연산 환경을 옮길 때 발생하는 코드 재작성 부담을 크게 줄여준다.

공식 저장소에서 오픈소스 프로젝트로 공개된 타일랭은 하드웨어 저수준 제어의 복잡성을 낮추면서도 높은 연산 성능을 발휘하도록 설계됐다. 딥시크는 지난달 화웨이 어센드 950에서 구동 가능한 타일랭 버전과 모델 실행에 필요한 핵심 연산 및 데이터 통신 코드 5세트를 외부에 공개했다. 기존 코드를 전면 폐기하지 않고 일부 조정하는 방식만으로 다른 칩셋에 모델을 안착시킬 수 있어 개발 기간과 자본을 동시에 절감할 수 있다.

수퍼노드 시스템 구축과 미국의 수출 규제로 인한 생산 과제

화웨이는 개별 반도체의 단일 연산 성능 열세를 만회하기 위해 수많은 프로세서를 단일망으로 결합한 '슈퍼노드(Supernode)' 시스템을 구축해 대량 공급을 시작했다. 개별 칩 성능이 뒤처지더라도 대규모 병렬 클러스터링을 통해 전체 시스템 처리량을 끌어올리는 접근법이다. 어센드 950DT를 대규모로 탑재한 연산 장비가 현장에 투입되면서 인프라 물리적 규모로 연산력 격차를 좁혀가고 있다.

하지만 단일 칩 성능 격차와 공급망 규제는 여전히 구조적 부담이다. 글로벌 분석 기관 조사에 따르면 엔비디아의 B300 칩은 화웨이 어센드 950보다 기본 산술 연산 성능이 약 7배 높다(에포크AI, 2026). 또한 에포크AI는 화웨이가 단일 칩 성능 기준 2030년까지 엔비디아보다 3~4년 뒤처질 것으로 내다봤다. 여기에 미국 정부가 2020년 단행한 TSMC 파운드리 위탁생산 차단과 고대역폭메모리(HBM) 수급 제한 조치는 칩 양산 수율과 생산 물량 확대에 지속적인 제약 요인으로 작용한다.

시장 분석 기관 번스타인의 린칭위안 선임 애널리스트는 이러한 독자 행보에 대해 "조금 더 느리게 가더라도 훨씬 더 오래 갈 수 있는 길을 택하고 있다"고 분석했다(번스타인, 2026). 절대적인 하드웨어 스펙 경쟁에서는 밀리더라도 대외 제재에 흔들리지 않는 자립 공급망을 구축하는 것이 장기적 생존에 필수적이라는 설명이다.

1만 개 이상 칩 가동에 따르는 대규모 시스템 안정성 검증

최첨단 파운데이션 모델을 바닥부터 온전히 사전학습하려면 1만 개 이상의 어센드 950DT 칩을 수주 동안 중단 없이 가동해야 하므로 대규모 분산 클러스터의 시스템 안정성 검증이 핵심 관건이다. 딥시크의 최근 연동 시험에는 1000개 이상의 프로세서가 동원됐다. 그러나 본격적인 상용급 대형 모델 학습 환경에서는 참여하는 칩 수가 기하급수적으로 늘어나 통신 병목과 발열 관리가 훨씬 까다로워진다.

초대형 클러스터 환경에서는 단 하나의 가속기 부품 고장이나 일시적인 데이터 패킷 전송 지연만으로도 전체 분산 훈련 파이프라인이 멈출 수 있다. 수만 대의 프로세서 간 데이터 동기화를 유지하고 학습 중간 상태를 보존하는 오케스트레이션 소프트웨어의 완성도가 뒷받침되어야 한다. 하드웨어와 프로그래밍 프레임워크를 잇는 대규모 시스템 신뢰성을 온전히 입증하는 작업이 자립화 성공의 마지막 분수령이 될 전망이다.

자주 묻는 질문

딥시크와 화웨이는 어떤 방식으로 협력하고 있나요?

화웨이 엔지니어가 딥시크에 상주하며 반도체 설계 초기 단계부터 연산 요구 사항을 실시간 반영하고 있습니다.

타일랭(TileLang) 프로그래밍 언어의 역할은 무엇인가요?

엔비디아 전용 쿠다 환경에 종속되지 않고 화웨이 어센드 등 다른 가속기 칩셋으로 코드를 유연하게 전환하도록 돕습니다.

중국산 AI 반도체 자립화의 주요 걸림돌은 무엇인가요?

미국의 파운드리 및 HBM 수출 규제에 따른 생산 한계와 1만 개 이상의 칩을 장기간 안정적으로 구동하는 분산 시스템 검증입니다.